SICP 読み (116) 3.3.4 ディジタル回路のシミュレータ

入力できるのだろうか。自宅マシンも動作微妙です。しかも内容的にも微妙なままエントリ投入してしまう事をご勘弁頂ければ幸いに存じます。

or-gate の遅延時間について。並列に接続された inverter が並列に処理されるのであれば以下。

(+ and-gete-delay (* 2 inverter-delay))

並列に配置された inverter の処理終了を待つナニだったら 2 が 3 になるのか。

これは並列に、なソレは harf adder の中のみ。とりあえず、図 3.26 なソレは以下か。

(+ (* 2 halfadder-delay) or-gate-delay)

ってか、並列に接続されたソレをどう扱うか、によって遅延な解は異りますな。面倒臭いので直列に、というソレで見れば n ビットのソレな遅延は

(* n (+ and-gate-delay inverter-delay and-gate-delay or-gate-delay))

になる、というのは easy に過ぎますか。